162、组合逻辑电路的设计就是( )。

324、异步时序电路的各级触发器类型不同。

323、同步时序电路具有统一的时钟 CP 控制。

322、时序逻辑电路不含有记忆功能的器件。

321、组合逻辑电路不含有记忆功能的器件。

320、使用 3 个触发器构成的计数器最多有 8 个有效状态。

319.T 触发器初始状态 Q=0,当 T=1 时,CP 信号到来时,则 T 触发器的状态为1。

318.JK 触发器的 J 端,串接一个非门,再接到 K 端,引出一个控制端,就组成 T 触发器。

317、在 JK 触发器的 J 端,串接一个非门后,再接到 K 端,从 J 端引出一个控 制端 D,就组成 D 触发器。

316、主从型 JK 触发器的触发时间是在时钟脉冲的上升沿。

315、把 JK 触发器的 J 端和 K 端相接作为控制端,称为 T 端,就构成 T 触发器。