159、组合逻辑电路输出状态的改变( )。

327、数码寄存器存放数码的位数与所采用的触发器的个数相同。

326、同步时序逻辑电路中各触发器的时钟脉冲 CP 不一定相同。

325、在计数器中,当时钟脉冲输入时,各触发器状态的改变是同时进行的, 这种计数器称为同步计数器。

324、异步时序电路的各级触发器类型不同。

323、同步时序电路具有统一的时钟 CP 控制。

322、时序逻辑电路不含有记忆功能的器件。

321、组合逻辑电路不含有记忆功能的器件。

320、使用 3 个触发器构成的计数器最多有 8 个有效状态。

319.T 触发器初始状态 Q=0,当 T=1 时,CP 信号到来时,则 T 触发器的状态为1。

318.JK 触发器的 J 端,串接一个非门,再接到 K 端,引出一个控制端,就组成 T 触发器。