18.指令流水线将一条指令的执行过程分为四步,其中第 1、2 和 4 步的经过时间为Δt 如下图所示。若该流水线顺序执行,50 条指令共用 153Δt,并且不考虑相关问题,则该流水线的瓶颈第 3 步的时间是( )。
A. 2Δt
B. 3Δt
C. 4Δt
D. 5Δt
解析：【答案解析】在题图中,第 3 个流水段的执行时间没有给出,显然这是一个瓶颈段,设它的执行时间为 X。通过列方程(3+X)Δt+49XΔt=153Δt,可以求得 X=3。【归纳总结】对于包含瓶颈段的指令流水线,完成 n 个任务的解释共需时间 T= Σki=1 Δti+(n-1)max{Δti,},其中 k 为流水线段数。【解题技巧】首先要列方程,然后才能求出瓶颈段的执行时间。
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13.float 型数据通常用 IEEE 754 单精度浮点数格式表示。若编译器将 float 型变量 x 分配在一个 32 位浮点寄存器 FR1 中,且 x=-8.25,则 FR1 的内容是
A. C104 0000H
B. C242 0000H
C. C184 0000H
D. C1C2 0000H
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3.循环队列存放在一维数组A[0..M-1]中,end1指向队头元素,end2指向队尾元素的后一个位置。假设队列两端均可进行人队和出队操作,队列中最多能容纳M-1个元素,初始时为空。下列判断队空和队满的条件中,正确的是
A. 队空:end1==end2;队满:end1==(end2+1)mod M
B. 队空:end1==end2;队满:end2==(end1+1)mod(M-1)
C. 队空:end2:=(end1+1)mod M;队满:end1==(end2+1)mod M
D. 队空:end1==(end2+1)mod M;队满:end2==(end1+1)mod(M-1)
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7.对如下所示的有向图进行拓扑排序,得到的拓扑序列可能是
A. 3,1,2,4,5,6
B. 3,1,2,4,6,5
C. 3,1,4,2,5,6
D. 3,1,4,2,6,5
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8.必须把()摆到重要位置,树牢()理念,绝不能只重发展不顾安全,更不能将其视作无关痛痒的事,搞形式主义、官僚主义
A. 安全生产
B. 安全发展
C. 生产经营
D. 安全第一
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17.某机器有一个标志寄存器,其中有进位/借位标志 CF、零标志 ZF、符号标志 SF 和溢出标志 OF,条件转移指令 bgt(无符号整数比较大于时转移)的转移条件是
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20.下列关于多总线结构的叙述中,错误..的是
A. 靠近CPU的总线速度较快
B. 存储器总线可支持突发传送方式
C. 总线之间须通过桥接器相连
D. PCⅠ- Express×16采用并行传输方式
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34.在无噪声情况下,若某通信链路的带宽为3 kHz,采用4个相位、每个相位具有4种振幅的QAM调制技术,则该通信链路的最大数据传输速率是
A. 12 kbps
B. 24 kbps
C. 48 kbps
D. 96 kbps
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23.在操作系统中,事件的并发性是
A. 一定在同一时刻发生
B. 可以在任意时刻发生
C. 在一定的时间间隔内同时发生
D. 在不同时间间隔内依次发生
解析：【答案解析】本题考察并发与并行、并发与共享、分时系统与实时系统等的概念。并发 性和并行性是既相似又有区别的两个概念。并行性是指两个或多个事件在同一时刻发生，而 并发性是指两个或多个事件在一定时间间隔内发生。在这一定的时间间隔内宏观上看上去是 同时发生的，而微观上还是轮流的。而在不同的时间间隔内是完全分离了，事件不可控。因 此，正确答案应该为 C。
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16.下列有关RAM和ROM的叙述中,正确的是Ⅰ.RAM是易失性存储器,ROM是非易失性存储器Ⅱ.RAM和ROM都采用随机存取方式进行信息访问Ⅲ.RAM和ROM都可用作Cache Ⅳ.RAM和ROM都需要进行刷新
A. 仅Ⅰ和Ⅱ
B. 仅Ⅱ和Ⅲ
C. 仅Ⅰ、Ⅱ和Ⅳ
D. 仅Ⅱ、Ⅲ和Ⅳ
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