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时序逻辑电路的计数器计数模比规定值少一,是清零端的输出取数有问题。
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JK触发器两个输入端没有不定状态的情况。
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RS 触发器具有两种稳定状态,并具有不定状态情況。
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数码寄存器的结果出现错误,可能是没有清零端操作。
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三态门的使能端状态不对时,信号传输将断开。
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CMOS门电路输入端不能悬空,否则容易击穿损坏。
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组合逻辑电路的使能端状态不对时,组合元件不能工作。
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组合逻辑电路不能工作时,首先应检查其使能端的状态对不对。
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集成运放电路的两输入端可外接反向并联的二极管,防止输入信号过大,损坏元件。
单选题
集成运放电路的电源极性如果接反,会损坏运放元件。
